BGA封装器件的扇出（Fan-out）布线策略：Dog-bone与盘中孔（Via-in-Pad）工艺对比

BGA（Ball Grid Array）封装器件凭借高I/O密度、优异的电热性能和小型化优势，已成为高性能FPGA、SoC、AI加速器及高端MCU的主流封装形式。然而，随着焊球节距持续缩小（如0.4 mm、0.35 mm甚至0.3 mm），传统扇出布线策略面临严重挑战。当BGA焊球间距小于0.5 mm时，常规微带线无法在相邻焊球之间穿过，导致信号无法引出至内层走线，此时必须采用精细化的扇出结构设计。Dog-bone与Via-in-Pad是两种典型且工程应用最广泛的解决方案，其选择直接影响PCB可制造性、信号完整性、热管理能力及成本控制。

Dog-bone（狗骨形）扇出指从BGA焊盘向外延伸一段短走线（neck），再以45°或圆弧过渡连接至一个非焊盘位置的导通孔（via），该过孔通常位于焊盘之间的“通道区”（channel area）。典型结构中，焊盘直径为D，节距为P，则可用通道宽度为P−D；例如0.4 mm节距BGA常用焊盘直径0.25 mm，理论通道仅0.15 mm。在此限制下，走线宽度常取≤0.075 mm（3 mil），介质厚度（PP/半固化片）需匹配阻抗控制要求——对于50 Ω单端微带线，若介电常数ε_r=4.2，基材厚度H≈0.1 mm时，走线宽约0.08 mm。Dog-bone的关键设计参数包括：颈线长度（通常≤0.3 mm）、颈线宽度（最小受蚀刻公差制约，量产建议≥0.065 mm）、过孔尺寸（激光微孔常用φ0.1 mm，电镀后孔壁铜厚≥20 μm）以及过孔到焊盘边缘的最小间距（通常≥0.1 mm，满足IPC-2221 Class B间距要求）。该结构无需特殊阻焊工艺，兼容标准SMT贴装流程，但会显著增加第一布线层的面积占用，在高密度区域易引发布线拥塞。

Via-in-Pad（盘中孔）将导通孔直接钻设于BGA焊盘正下方，并通过全孔电镀填铜（copper-filled via）或环氧树脂塞孔+电镀盖帽（epoxy fill + capped plating） 实现焊盘表面平整化。该方案彻底消除了Dog-bone所需的颈部走线，使焊盘直连内层，极大释放表层布线空间。尤其对0.3 mm节距以下BGA（如Xilinx Kria KV260所用XO2 FPGA，0.3 mm pitch），Via-in-Pad几乎是唯一可行的扇出方式。其电气优势显著：寄生电感降低40%以上（因电流路径缩短且无90°拐角），回流路径更连续，对高速SerDes链路（如PCIe Gen5、28 Gbps PAM4）的插入损耗改善可达0.3 dB@14 GHz。但工艺实现难度高：需严格控制孔位精度（X/Y偏移≤±25 μm），填铜需无空洞、无凹陷（IPC-6016要求填铜率≥95%，表面凹陷≤15 μm），且阻焊开窗必须完全覆盖焊盘边缘而不过度延伸，否则回流焊接时易发生锡珠或焊点空洞。某国产载板厂商实测显示，未优化塞孔工艺的Via-in-Pad焊点空洞率高达22%，经真空回流与氮气保护后可降至≤5%（IPC-J-STD-006B Class 2标准）。

Dog-bone结构中，焊盘与过孔分离，焊点仅承受芯片热膨胀（CTE≈2.5 ppm/℃）与PCB（CTE≈16 ppm/℃）失配引起的剪切应力，颈部走线作为柔性缓冲段可部分吸收应变，经JEDEC JESD22-B111标准跌落测试验证，其焊点裂纹发生率较Via-in-Pad低约30%。而Via-in-Pad因过孔紧邻焊点中心，铜柱热膨胀系数（17 ppm/℃）与焊料（22–25 ppm/℃）接近，但填铜体刚性极高，导致热循环中焊点应力集中于焊盘-焊料界面边缘。某汽车级ADAS域控制器PCB在−40℃～125℃、1000次循环后，Dog-bone方案焊点失效率为0.008%，Via-in-Pad为0.021%。缓解措施包括：采用阶梯式焊盘设计（stepped pad），即表层焊盘直径略大于填铜孔径（如φ0.28 mm焊盘配φ0.12 mm填铜孔），预留应力释放环；或选用低模量焊膏（如Indium8.9HF），其剪切模量比SAC305低35%，有效延缓裂纹扩展。

Dog-bone结构仅需标准FR-4多层板工艺，激光钻孔非必需，普通机械钻+电镀即可完成，量产综合成本比Via-in-Pad低35%–50%（以12层HDI板为例，含阻抗控制）。而Via-in-Pad强制要求：① 激光微孔设备（UV或CO?激光）；② 真空塞孔线（避免气泡残留）；③ 高精度AOI检测（分辨率达5 μm）；④ 供应商具备IPC-6016 Class 3认证。国内仅有约12家PCB厂稳定量产0.1 mm填铜孔，且交期普遍延长2周。值得注意的是，某些场景下二者可混合使用：对电源/地焊球采用Via-in-Pad以降低PDN阻抗，对低速IO采用Dog-bone降低成本；或在BGA外围区域用Dog-bone，核心高速差分对区域启用Via-in-Pad。某5G基站射频模块PCB即采用此策略，使整体良率提升至98.7%，同时控制成本增幅在18%以内。

无论选择何种扇出方式，必须基于三维电磁场仿真进行量化评估。推荐流程：先在Cadence Sigrity XtractIM中提取Dog-bone的RLCG模型（重点校准颈线电感L_neck与过孔stub电容C_stub），或在ANSYS HFSS中建模Via-in-Pad的完整铜柱-焊料-芯片互连结构。仿真需覆盖：① 单端TDR阻抗偏差（目标50±3 Ω）；② 差分对内延时差（Skew＜1 ps/mm）；③ 10–28 GHz频段的SDD21插入损耗（Via-in-Pad在25 GHz处比Dog-bone优0.42 dB）；④ 近端串扰（FEXT）峰值幅度。实测案例表明，若忽略焊盘边缘的阻焊厚度变化（典型值12–18 μm），仿真结果与VNA实测S参数在20 GHz以上偏差可达0.8 dB，故建模时必须导入实际阻焊剖面数据。此外，建议在Gerber输出前执行DRC+DFM联合检查，重点核查Dog-bone颈线与相邻焊盘的间距是否满足最小0.08 mm（对应6/6 mil制程），以及Via-in-Pad的阻焊开窗是否完全覆盖焊盘且无桥接风险。