高分辨率ADC运放选型核心参数，读懂这些就够了
来源：捷配
时间: 2026/04/01 09:55:35
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为高分辨率 ADC 挑选运算放大器，本质是一场参数精准匹配的工程实践。面对 datasheet 上数十项指标，新手常无从下手。其实只需抓住噪声、直流精度、动态性能、驱动能力、稳定性五大核心维度，就能快速筛选出合适的器件。本文用科普化语言拆解关键参数，给出量化选型标准，让选型不再盲目。
噪声是高分辨率系统的 “头号敌人”，也是选型第一指标。ADC 的固有量化噪声决定了系统噪声底限，运放总噪声必须远低于此，才能不劣化信噪比。行业通用准则是：运放电路总噪声≤ADC 噪声的 1/3。电压噪声密度 en 是核心，单位 nV/√Hz，16 位系统优选 en＜5nV/√Hz，18 位以上需＜3nV/√Hz，24 位直流系统可选用 1nV/√Hz 以下的超低噪声器件。
噪声分为宽带噪声与 1/f 闪烁噪声。宽带噪声在高频段恒定，1/f 噪声在低频段显著，直流与低频测量场景需重点关注。电流噪声 in 同样重要，单位 fA/√Hz，高阻抗信号源下，in 流过信号源阻抗转化为电压噪声，阻抗＞1MΩ 时，需选用 in＜1fA/√Hz 的 JFET 或 CMOS 输入运放，避免电流噪声成为主要误差源。
直流精度决定静态测量准确性，核心指标为输入失调电压 Vos 与温漂 TCVos。Vos 是零输入时运放输出不为零所需的补偿电压，16 位系统要求 Vos＜10μV，18 位＜5μV，24 位直流场景需＜1μV。温漂反映 Vos 随温度变化，工业级场景要求 TCVos＜1μV/℃，高精度仪器需＜0.1μV/℃。零漂移运放通过斩波与自稳零技术，可将 Vos 与温漂降至极致，是直流高精度应用首选。
共模抑制比 CMRR 衡量运放抑制共模信号的能力，公式为 CMRR=20lg (Adm/Acm)，单位 dB。高 CMRR 能有效抑制地线噪声、电源纹波等共模干扰，16 位系统 CMRR＞100dB，18 位以上＞120dB，差分场景需更高。电源抑制比 PSRR 同理，反映对电源噪声的抑制能力，高分辨率系统优选 PSRR＞100dB 的器件，减少电源干扰。
动态性能决定高速信号采集保真度，三大关键参数为带宽、压摆率、建立时间。增益带宽积 GBW 决定信号放大能力，满足 GBW≥10× 信号最高频率 × 增益，确保信号不失真。压摆率 SR 反映输出电压变化速率，SR≥2π×f×Vp，大信号高频场景需更高 SR，避免削顶失真。
建立时间是核心中的核心，指输出电压达到设定值并稳定在误差范围内的时间，必须小于 ADC 采样时间。高分辨率系统要求建立误差＜1LSB，16 位 ADC 需稳定在 ±15ppm 内，18 位需 ±3.8ppm，24 位需 ±0.06ppm。建立时间不足会导致采样时刻信号未稳定，产生动态误差，直接降低有效位数。
输出驱动能力直接影响 ADC 采样。ADC 内部有采样电容，需运放快速充放电，因此运放输出阻抗要低，驱动电流要足。单端应用优先选轨到轨输出运放，最大化动态范围；差分输入 ADC 建议用专用差分驱动器，低失真、高驱动，适配采样电容负载。总谐波失真 THD 反映信号失真程度，高分辨率系统要求 THD＜-100dBc，避免谐波干扰。
稳定性与拓扑适配决定系统可靠运行。相位裕量 PM 影响闭环稳定性，PM＞45° 避免振荡，优选 60° 以上。单位增益稳定运放适用性更广，适合缓冲与低增益场景。容性负载驱动能力也很重要，ADC 输入电容与布线寄生电容会影响稳定性，需选用容性负载驱动能力强的器件，或串联小电阻补偿。
电源与封装适配工程实际。单电源运放适合便携式设备，双电源适合高精度交流信号。工作电压需覆盖 ADC 输入范围，轨到轨输入输出提升动态范围。封装方面，便携设备选 SOT-23、SC70，高精度仪器选 SOIC、MSOP，散热与布线更优。
不同分辨率 ADC 的参数阈值清晰可量化。16 位 ADC：en＜5nV/√Hz，Vos＜10μV，GBW＞10MHz，SR＞10V/μs，CMRR＞100dB；18 位 ADC：en＜3nV/√Hz，Vos＜5μV，GBW＞20MHz，SR＞20V/μs，CMRR＞120dB；24 位低频 ADC：en＜1nV/√Hz，零漂移架构，GBW 可低至 1MHz，CMRR＞140dB。
选型误区需警惕：只看 ADC 分辨率，忽视运放噪声匹配；盲目追求高带宽，导致噪声与功耗增加；忽略温漂，工业温度下精度漂移超标；单端运放直接驱动差分 ADC，失真与干扰增大；布局不当引入寄生参数，抵消运放高性能。
参数之外，电路拓扑影响性能发挥。同相放大输入阻抗高，适合传感器信号；反相放大增益精准，噪声更低；差分放大抑制共模干扰，适配工业场景；电压跟随器做缓冲，实现阻抗匹配。抗混叠滤波器需选用低噪声金属膜电阻与 C0G 电容，截止频率为 ADC 采样率的 1/2 以下，滤除高频混叠噪声。
PCB 布局是参数落地的关键。模拟地与数字地分离，单点连接；运放输入走线短而粗，远离时钟线与数字信号线；反馈回路尽可能小，减少寄生电感电容；电源引脚就近加去耦电容，抑制电源噪声。合理布局能避免 60% 以上的运放性能损耗。
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